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台积电谈3D异构封装的未来发展

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2019-12-01 10:30:19

资料来源:本文由公共数字半导体工业观察(id:I bank)从“semiwiki”翻译而来,作者是丹尼尔·内尼(daniel nenni),谢谢。

在最近于圣克拉拉举行的开放创新平台生态系统论坛上,台积电展望了异质包装的未来。虽然小芯片封装经常被用来描述具有潜在广泛变化功能的多个硅片的集成,但是本文将使用“异质封装”来表示它。以下示例说明了大管芯和小管芯、dram管芯和全高带宽存储器管芯堆叠(hbm2)的集成,其比普通“小芯片”的范围丰富得多。TSMC集成互连与包装副总裁俞敏洪博士介绍了当前TSMC异质包装产品,并提出了3d包装的发展,称之为“多过摩尔”。

道格拉斯说,随着集成电路技术的发展,晶体管单位成本的增长率已经放缓。

图1。随着工艺技术的升级,晶体管单位成本的增长率有所下降。(资料来源:TSMC)

扩大规模肯定会带来持续的ppa(性能、功耗、面积)优势,但整个系统功能的最终成本可能会驱使系统设计人员寻求异构封装的替代解决方案。

TSMC提供的第一种异质封装产品是基片上的片上封装(cowos)。包装的横截面如下图所示。

图2 .cowos封装集成(来源:台积电)

硅内插器提供管芯之间的互连,并通过硅通孔(tsv)连接到下面的衬底。道格拉斯介绍了cowos技术在生产中的最新发展,特别是能够为晶片光刻制造两倍最大掩模尺寸的插入物。

图3。cowos对硅插入物的支持大于单个最大掩模尺寸(来源:tsmc)

道格拉斯回顾了TSMC基于集成扇出(信息)技术的异构包。原始信息产品提供(重建的)晶片级再分布层,该层连接到管芯外围的扩展凸块位置。下面显示了更新的信息弹出包部分。

图4 .信息弹出部分(来源:台积电)

信息模制封装延伸到嵌入式芯片之外,也可用于顶部芯片和再分布层连接之间的信息通孔(tiv)。

台积电异质封装的最新创新包括从芯片和基板之间的微凸点连接到直接芯片连接之间的无凸点(热压)键合的过渡——微凸点和无凸点连接的比较见下图。Tsmc-soic是基于晶圆技术的创新前端平台。它集成了多芯片、多层、多功能和混合匹配技术,可以实现高速、高带宽、低功耗、高间距密度、最小占地面积和堆叠高度的异构三维集成电路集成。

图5 .凸点和无凸点技术特性与soic封装部分的比较(资料来源:台积电)

硅通孔作为最终后端封装组装过程的一部分,为凸点提供连接。无凸点附着技术的密度和电特性要优越得多。

未来前景

道格拉斯提出了异质包装的愿景,结合了上述技术的独特优势。下图直接描述了soic复合封装将成为info或cowos封装的一部分,并且可以集成更多芯片和/或hbm存储器堆栈。

下面的第二幅图说明了一个多层(薄)管芯,它使用无凸点连接进行后续后端封装组装。道格拉斯称这种多层soic解决方案是从3d系统集成到全3d系统扩展过渡的一部分。

图6 .soic集成到后续info或cowos封装中(来源:tsmc)

图7 .多层无凸点芯片集成三维系统规模(来源:台积电)

台积电提出的异构封装技术的愿景将为系统架构师提供一个不断扩展的巨大机会。除了传统单片ppa技术选择的考虑之外,这一愿景还为系统级功能集成和封装成本优化提供了额外的机会。看看这些不同种类的包装产品如何影响未来的系统设计会很有趣。

*点击文章末尾阅读原文,原文可以用英文阅读。

*免责声明:这篇文章最初是作者写的。这篇文章的内容是作者的个人观点。重印半导体行业观察只是为了传达不同的观点。这并不意味着半导体行业观察同意或支持这一观点。如果您有任何异议,请联系半导体行业观察。

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